Keywords: archi

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#### Exemple

Ainsi, pendant un fetch, les signaux de contrôle envoyés seront les suivants :

- un signal autorisant le chargement de MAR par le contenu de PC
- simultanément
  - un signal plaçant le contenu du MAR sur le bus d'adresse
  - l'activation d'une ligne lecture mémoire du bus de contrôle
  - un signal autorisant le chargement de MBR par le bus de données
  - un signal déclenchant une opération incrémentant le PC (ce qui peut être fait indépendament de l'ALU si on considère une logique dédié)
- un signal autorisant le chargement de IR par MBR

Ensuite, le contenu de IR est analysé pour savoir quel cycle doit suivre (indirect ou execute). Les cycles indirect et interrupt fonctionnent de manière similaire. Nous verrons le cycle execute plus tard...

cycle | timing | signal de contrôle
fetch | t1 : MAR PC | C2
| t2 : MBR mémoire | C5, Cr
| PC PC + T |
| t3 :IR MBR | C4
indirect | t1 : MAR IR(adresse) | C8
| t2 : MBR mémoire | C5, Cr
| t3 : IR(adresse) MBR(adresse) | C4
interrupt | t1 : MBR PC | C1
| t2 : MAR adresse de sauvegarde |
| PC adresse de routine d'interruption |
| t3 : mémoire MBR | C12, Cw

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